SystemVerilog声明：并非在每个时钟周期都按预期触发并发声明

Question

由于要使用带有SVA声明的SystemVerilog测试平台，我想测试本质上是FSM的DUT。

因此，我首先在FSM状态上设置了并发断言，以便弄清楚SVA的工作方式。 我的测试台驱动了按计划通过不同状态的FSM。

我的问题是这些并发断言不是在每个时钟周期触发的。

我想看看并发断言何时失败，因此我在FSM的第一个状态上编写了一个简单的断言。 我还计算了检查和错误的次数，这就是我发现断言不是经常触发的方式。

For Each cl In rangeToSearchManagers
    cl.Offset(0, 16).Value = Application.VLookup(cl, searchManagersRange, 2, 0)
Next cl

End Sub

我由Simvision执行的仿真运行了约350个时钟周期，但断言仅触发了6次。