系统Verilog声明，用于检测特定周期后的时钟切换

时间：2019-04-13 06:59:32

标签： system-verilog-assertions

假设我有三个信号：输入clk_in，输入rst_b，输出clk_out。我怎么能得到一个断言来检查clk_out是否仅在rst_b的上升沿之后的2个clk_in周期后才进行切换。如果clk_out延迟了多于/少于2个周期并且clk_out在rst_b变为0之前停止切换，则断言应该失败。

我已经尝试过了：  property_assert：断言属性（@（posedge clk_in或negedge clk_in）$ rose（rst_b）|->（（（## [0：3] clk_out == 0）和（## 4（clk_out == clk_in）））））;

但是它仍然通过以下波形 enter image description here

0 个答案:

没有答案
相关问题
最新问题