标签： system-verilog assertions system-verilog-assertions
是否可以在序列中为断言指定绝对延迟，如下所示：
sequence Sab a # 2ns b; endsequence
这不能确保编译。但是我想知道如何在没有时钟周期的情况下编写延迟断言时如何处理这种情况？
例如：我想写一个断言来检查2个时钟之间的偏差关系？当偏差超过5 ps时，如何指定要触发的断言？
答案 0 :(得分：1)
你使用像$ skew这样的时间检查。请参阅IEEE Std 1800-2012 LRM