Question

我在Chisel3中编写了一个单周期CPU，该CPU实现了大多数RV32I指令（CSR，Fence，ECALL / BREAK，LB / SB除外，稍后可能会提供这些指令）。目前，指令已在指令存储器中进行了硬编码，但是我将对其进行更改，以便它从文件中读取指令。我在如何实际模拟设计方面遇到麻烦。这是我将所有组件“粘合”在一起的代码。

class Core extends Module {
  val io = IO(new Bundle {
    val dc = Input(Bool())
})
io := DontCare

val pc          = RegInit(0.U)
val pcSelect    = Module(new PcSelect())
val pcPlusFour  = Module(new Adder())
val alu         = Module(new ALU())
val aluControl  = Module(new AluControl())
val control     = Module(new Control())
val immGen      = Module(new ImmGen())
val branchLogic = Module(new BranchLogic())
val branchUnit  = Module(new Adder())
val jumpReg     = Module(new JumpReg())
val regFile     = Module(new RegFile())
val jumpAdder   = Module(new Adder())
val dataMem     = Module(new DataMemory())
val instrMem    = Module(new InstructionMemory())

// Mux from data memory
val dataMux    = Mux(control.io.memToReg, dataMem.io.readDataOutput, alu.io.result)

// Mux to register file
val regFileMux = Mux(control.io.writeSrc, pcPlusFour.io.result, dataMux)

// PC + 4
pcPlusFour.io.in1 := pc
pcPlusFour.io.in2 := 4.U 

// Instruction memory
instrMem.io.address := pc
val instruction = instrMem.io.instruction
val opcode      = instruction(6, 0)

// Control
control.io.opcode := opcode

// Register file
regFile.io.readReg1  := instruction(19, 15) // rs1
regFile.io.readReg2  := instruction(24, 20) // rs2
regFile.io.writeReg  := instruction(11, 7)  // rd
regFile.io.regWrite  := control.io.regWrite
regFile.io.writeData := regFileMux

// ALU
val aluMux1 = Mux(control.io.aluSrc1, immGen.io.extendedU, regFile.io.readData1)
alu.io.in1 := aluMux1
val src = control.io.aluSrc2
val aluMux2 = Mux(src === 1.U, immGen.io.extendedI, Mux(src === 2.U, immGen.io.extendedS, Mux(src === 3.U, pc, regFile.io.readData2)))
alu.io.in2 := aluMux2
alu.io.aluOp := aluControl.io.output

// ALU control
aluControl.io.aluOp  := control.io.aluOp
aluControl.io.funct7 := instruction(31, 25)
aluControl.io.funct3 := instruction(14, 12) 

// Data Memory
dataMem.io.readAddress := alu.io.result
dataMem.io.writeData   := regFile.io.readData2
dataMem.io.memWrite    := control.io.memWrite
dataMem.io.memRead     := control.io.memRead

// Immediate generator
immGen.io.instr := instruction

// Branch logic
branchLogic.io.reg1 := regFile.io.readData1
branchLogic.io.reg2 := regFile.io.readData2
branchLogic.io.branch := control.io.branch
branchLogic.io.funct3 := instruction(14, 12)

// Jump reg
jumpReg.io.reg1 := regFile.io.readData1
jumpReg.io.imm  := immGen.io.extendedI

// Jump
jumpAdder.io.in1 := pc
jumpAdder.io.in2 := immGen.io.extendedJ

// Branch
branchUnit.io.in1 := pc
branchUnit.io.in2 := immGen.io.extendedB

// PC-select
pcSelect.io.pcPlus4      := pcPlusFour.io.result
pcSelect.io.branch       := branchUnit.io.result
pcSelect.io.jump         := jumpAdder.io.result
pcSelect.io.jalr         := jumpReg.io.output
pcSelect.io.branchSignal := branchLogic.io.result
pcSelect.io.jumpSignal   := control.io.jump
pcSelect.io.jalrSignal   := control.io.jumpReg 

pc := pcSelect.io.output
}

所以我的问题是：

如何模拟该设计以确保其正确执行所有指令？
我想在其上运行基准“磨石”以衡量性能。我该怎么做（可能吗？）？我不确定是否需要处理系统调用。

谢谢！

Answer 1

一个好问题：有很多方法可以解决这个问题。

一种常见的方法是从Chisel获取生成的Verilog并编写自己的测试工具以实例化您的设计。可以使用C ++，Verilog，SystemVerilog或您其他喜欢的测试线/胶水语言来编写此测试线。

Sodor（https://github.com/ucb-bar/riscv-sodor）和Rocket-Chip（https://github.com/freechipsproject/rocket-chip）使用此方法，最外部的测试线代码用C ++编写，但能够与Verilog模拟器（如Verilator和VCS）交互。 C ++测试逻辑允许用户通过命令行传递测试二进制文件，然后通过某种“魔术”将二进制文件加载到测试存储器中。这种魔力可能是外部调试接口，系绳串行接口，也可能是提供的外部RAM模型，可以由测试工具加载（可以自己编写简单的东西，也可以像dramsim2一样复杂）。

那东西相当复杂，所以我建议从简单开始；一种选择是在Chisel中创建黑盒内存，该内存由使用readmemh初始化自身的简单内存支持。此处的一项不错的功能是，您无需重新编译代码即可运行新的二进制文件，只需交换要加载到测试内存中的文件即可。

Chisel还提供了自己的自包含测试器，因此也许您可以完全在Scala中进行测试，但是我还没有看到这样做非常复杂，因为它非常依赖于外部刺激和需求与外界交流。

模拟用Chisel编写的CPU设计

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