Question

我正在尝试使用led显示器显示莫尔斯电码。我需要半秒的光脉冲来表示一个点，而需要1.5秒的光脉冲来表示一个破折号。

我真的被困在这里。我在FPGA上使用内部50MHz时钟进行了计数。我必须制造的机器将输入一个3位数字，并将其转换为摩斯字母，A-H，A为000，B为001，依此类推。我只需要弄清楚如何告诉FPGA将LED保持指定的时间，然后关闭大约一秒钟（这就是点脉冲和破折号脉冲之间的延迟）。

任何提示将不胜感激。而且，它必须是可综合的。

这是我的代码。它还没有运行。它不断给我的错误消息是：

错误（10028）：无法解析网络“ c3 [0]”的多个常量驱动程序在part4.v（149）

module part4 (SELECT, CLK, CLOCK_50, RESET, led);
input [2:0]SELECT;
input RESET, CLK, CLOCK_50;
output reg led=0;
reg [26:0] COUNT=0; //register that keeps track of count
reg [1:0] COUNT2=0; //keeps track of half seconds
reg halfsecflag=0;  //goes high every time half second passes
reg dashflag=0;     //goes high every time 1 and half second passes
reg [3:0] code;     //1 is dot and 0 is dash. There are 4 total
reg [1:0] c3;       //keeps track of the index we are on in the code.
reg [3:0] STATE;    //register to keep track of states in the state machine
reg done=0;         //a flag that goes up when one morse pulse is done.
reg ending=0;       //another flag that goes up when a whole morse letter has flashed
reg [1:0] length;   //This is the length of the morse letter. It varies from 1 to 4
wire i;             // if i is 1, then the state machine goes to "dot". if 0 "dash"

assign i = code[c3];

parameter START= 4'b000, DOT= 4'b001, DASH= 4'b010, DELAY= 4'b011, IDLE= 
4'b100;

parameter A= 3'b000, B=3'b001, C=3'b010, D=3'b011, E=3'b100, F=3'b101, 
G=3'b110, H=3'b111;


always @(posedge CLOCK_50 or posedge RESET) //making counter
begin
    if (RESET == 1)
        COUNT <= 0;
    else if (COUNT==8'd25000000)
    begin
        COUNT <= 0;
        halfsecflag <= 1;
    end
    else
    begin
        COUNT <= COUNT+1;
        halfsecflag <=0;
    end
end

always @(posedge CLOCK_50 or posedge RESET)
begin
    if (RESET == 1)
        COUNT2 <= 0;
    else if ((COUNT2==2)&&(halfsecflag==1))
    begin
        COUNT2 = 0;
        dashflag=1;
    end
    else if (halfsecflag==1)
        COUNT2= COUNT2+1;
end



always @(RESET) //asynchronous reset
begin
    STATE=IDLE;
end


always@(STATE) //State machine
begin
    done=0;
    case(STATE)

        START: begin
            led = 1;
            if (i) STATE = DOT;
            else STATE = DASH;
        end

        DOT: begin
            if (halfsecflag && ~ending) STATE = DELAY;
            else if (ending) STATE= IDLE;
            else STATE=DOT;
        end

        DASH: begin
            if ((dashflag)&& (~ending))
                STATE = DELAY;
            else if (ending)
                STATE = IDLE;
            else STATE = DASH;
        end

        DELAY: begin
            led = 0;
            if ((halfsecflag)&&(ending))
                STATE=IDLE;
            else if ((halfsecflag)&&(~ending))
            begin
                done=1;
                STATE=START;
            end
            else STATE = DELAY;
        end

        IDLE: begin
            c3=0;
            if (CLK) STATE=START;
            else STATE=IDLE;
        end

        default: STATE = IDLE;

    endcase
end


always @(posedge CLK)
begin
    case (SELECT)
        A: length=2'b01;
        B: length=2'b11;
        C: length=2'b11;
        D: length=2'b10;
        E: length=2'b00;
        F: length=2'b11;
        G: length=2'b10;
        H: length=2'b11;
        default: length=2'bxx;
    endcase
end

always @(posedge CLK)
begin
    case (SELECT)
        A: code= 4'b0001;
        B: code= 4'b1110;
        C: code= 4'b1010;
        D: code= 4'b0110;
        E: code= 4'b0001;
        F: code= 4'b1011;
        G: code= 4'b0100;
        H: code= 4'b1111;
        default: code=4'bxxxx;
    endcase
end

always @(posedge CLK)
begin 
    if (c3==length) 
    begin
        c3<=0; ending=1;
    end
    else if (done)
        c3<= c3+1;
    end 
endmodule

Answer 1

我一直在阅读您的代码，并且有很多问题：

代码未格式化。
您未提供测试平台。你写了吗？
“无法解析网络的多个常量驱动程序” 在堆栈交换中搜索错误消息。已经问了很多遍了。
始终使用@（*）而不是例如总是@（STATE），您会丢失诸如i, halfsecflag, ending之类的信号。但是请参见第6点：您希望在计时部分中使用STATE。
在始终使用@（posege CLK）的情况下，必须使用非阻塞分配：<=。
在许多您想使用的地方always @(posedge CLK)（例如，您设置always @(*)和length的地方） code与您的州一起工作。
仅使用一个时钟和一个时钟。不要使用CLK 和 CLOCK_50。使用其中之一。
请注意向量大小。这个posedge CLK是错误的，因为8位不能容纳25000000。

您对8'd25000000的使用非常好！我见过很多次人们认为他们可以使用halfsecflag这是灾难的秘诀！

在下面，您会找到一小段我重新编写的代码。

所有分配均为非阻塞always @(halfsecflag)
<=对于仅每半秒操作一次代码至关重要，因此我将其单独放在顶部的单独halfsecflag中。我会在整个代码中使用它。
if和COUNT2都重置所有寄存器。
dashflag设置为1，但从未设置回0。我已修复该问题。
我指定了向量大小。它使代码“不起毛的证明”。

在这里：

dashflag

以相同的方式开始修复其余代码。编写测试平台，在出现问题的波形显示器上进行仿真和跟踪。

Answer 2

通常，您将构建有限状态机以产生输出。该机器将具有某些阶段，例如读取输入，将其映射到莫尔斯电码元素序列，将这些元素移出至输出缓冲区，等待条件移至下一个摩尔斯元素。您将需要一些计时器，该计时器将产生一个莫尔斯时间单位间隔，并且根据FSM阶段，您将等待一个，三个或七个时间单位。 FSM将在等待阶段旋转，它不会“神奇地”在fpga产生的延迟中入睡，没有这种事情。

Answer 3

好吧，一年之后，我确切地知道如果他们想要延迟Verilog程序该怎么办！本质上，您应该做的是使用FPGA上的时钟之一创建一个计时器。对于我的Altera DE1-SoC，我可以使用的定时器是50MHz时钟，称为CLOCK_50。您要做的是制作一个计时器模块，该模块在50MHz时钟的正（或负，无关紧要）边沿触发。设置一个保存恒定值的计数寄存器。例如，reg [24：0] timer_limit = 25'd25000000;这是一个可以容纳25位的寄存器。我已将此寄存器设置为容纳2500万的数字。这个想法是每当超过该寄存器中的值时翻转一下。以下是一些伪代码可以帮助您理解：

    //Your variable declarations
    reg [24:0] timer_limit = 25'd25000000; //defining our timer limit register
    reg [25:0] timer_count = 0; //See note A
    reg half_sec_clock;

    always@(posedge of CLOCK_50) begin
    if timer_count >= timer_limit then begin
       reset timer_count to 0;
       half_sec_clock = ~half_sec_clock; //toggle your half_sec_clock
    end

注意A：将其设置为零可能会初始化计数，也可能不会初始化计数，始终最好包括一个将计数清零的复位功能，因为在处理硬件时您不知道初始状态是什么。

这是如何在硬件中引入时序的基本思想。您需要在设备上使用板载时钟，在该时钟的边缘触发，并创建自己的较慢时钟来测量秒数。上面的示例将为您提供一个时钟，每半秒定期触发一次。对我来说，这使我可以轻松地制作摩尔斯电码灯，该灯可以每1秒半或3半秒闪烁。给您的初学者最好的建议是以模块化的方式工作。例如，构建您的半秒时钟，然后对其进行测试，以查看是否可以在FPGA上点亮每半秒（或您想要的任何间隔）切换一次的信号。 :)我真的希望这是对您有帮助的答案。我知道这是很久以前最初发布此问题时想要的东西。

如何在Verilog中设置延迟？

3 个答案: