如何在Verilog中为udp实例赋予实例特定的延迟？

Question

module top;
    m m1();
    m m2();
endmodule

module m;
    myudp u1();
endmodule

我想将delay=5给top.m1.u1 我们可以通过在模块m中进行以下更改来做到这一点。

module m;
    parameter p = 0;
    defparam top.m1.p = 5;
    myudp u1 #(p) u1();
endmodule

但这会使top.m2.u1的延迟为udp零。以前是无延迟udp。

Answer 1

默认情况下，所有门级的原语都具有零延迟。即以下等同：

myudp u1  u1();
myudp u1 #(0) u1();