如何使用verilog代码删除信号的延迟

Question

我的数据信号从1400ns开始，到2000ns结束。我希望这个信号从100ns开始。如何在verilog中做到这一点？。请帮助我。我是verilog代码的新手。

Answer 1

请您发布您的代码，以便轻松查看问题。 此外，你打算做一个可综合的verilog代码，因为延迟是不可合成的。

假设它是testbench的一部分，我会做这样的事情

initial
   #100 signal = value;
   ...