Verilog-是否可以在同一模拟过程中创建两个VCD文件

Question

我必须创建两个VCD文件。一个从零时开始，到特定信号发生变化时结束，另一个从零时开始。

可以用verilog做到吗？

Answer 1

Verilog标准没有提供在一种模拟中执行此操作的方法。您的第一个模拟将一直运行，直到特定信号发生变化，从而创建了第一个VCD文件。当特定信号发生变化时，您的第二个模拟将不得不开始转储到第二个VCD文件。

某些工具，例如ModelSim / Questa，提供Tcl命令行选项以转储到多个VCD文件。您将关闭转储到第一个VCD文件的操作，同时开始转储到第二个VCD文件。请阅读您的工具用户手册。