systemverilog-将'1传递给模块实例作为端口合法吗？

Question

在SystemVerilog中，实例化模块并在端口列表中传递'1作为值是否合法？根据10.9节的结尾，似乎不允许使用分配模式。可以使用不定大小的位文字吗？

Answer 1

是的，这是合法的。而且由于端口连接是类似分配的上下文（10.8），所以'1用1填充端口的宽度。

在10.9中阅读的规则与端口声明有关，而不与端口连接有关。端口表达式类似于

module sub(input .p('{a,b,c}) ); // illegal to use assignment pattern here

分配模式不能在自定义上下文中使用。