Systemverilog：有没有办法将模块名称传入模块？

Question

有没有办法将可用于模块名称（用于子模块）的内容传递到模块中？ verilog是否将模块名称视为特殊实体，不能是类型或字符串？

Answer 1

模块名称不像数据类型那样可参数化。但是，SystemVerilog具有一种配置机制，允许您选择将哪些模块定义绑定到哪些模块实例。参见1800-2012 LRM的第33节。