标签： verilog system-verilog modelsim
我试图创建此模块的实例，但它给了我以下错误（意外的“＃”，期望是类）。 为什么呢？ 解决办法是什么？ here is the module,instance and the error in this link
答案 0 :(得分：0)
您使用的是#include而不是`include
#include
`include
答案 1 :(得分：-1)
在pulp_2.v文件中，将#include更改为'include
'include
