8输入与非门

Question

我分配了一个使用for循环的8输入NANDGate。

这是我到目前为止所拥有的：

entity NANDGATE is 
    port ( 
        A: in  std_logic_vector (7 downto 0);  
        X: out std_logic
    );
end entity;

architecture behavioral of NANDGATE is
begin
    process (A)  
    begin
        op <= ’0′;   
        for i in 7 downto 0 loop 
            if inp(i) = ’0′ then  
                op <=’1′;
            end if;
        end loop;
    end process;
end architecture behavioral;

我刚刚开始学习VHDL，我不太擅长，希望有人可以帮助我，以便我理解。

Answer 1

如果您使用的是VHDL 2008，只需编写：

op <= nand A;

不需要for循环。