Question

我正尝试将yosys与https://github.com/nturley/netlistsvg结合使用以进行可视化。一个使用yosys生成的json文件并从中创建SVG的工具。如果我有Verilog代码：

module test(a,b,c);
    input wire a,b;
    output wire c;
    assign c = ~(a & b);
endmodule

我想生成一个具有NAND门的SVG文件。我使用以下Yosys命令：

read_verilog test.v
write_json output.json

Yosys将assign语句插入与门和非门，并输出以下json：

{
  "creator": "Yosys 0.7 (git sha1 61f6811, gcc 6.2.0-11ubuntu1 -O2 -fdebug-prefix-map=/build/yosys-OIL3SR/yosys-0.7=. -fstack-protector-strong -fPIC -Os)",
  "modules": {
    "test": {
      "attributes": {
        "src": "test.v:1"
      },
      "ports": {
        "a": {
          "direction": "input",
          "bits": [ 2 ]
        },
        "b": {
          "direction": "input",
          "bits": [ 3 ]
        },
        "c": {
          "direction": "output",
          "bits": [ 4 ]
        }
      },
      "cells": {
        "$not$test.v:4$2": {
          "hide_name": 1,
          "type": "$not",
          "parameters": {
            "Y_WIDTH": 1,
            "A_WIDTH": 1,
            "A_SIGNED": 0
          },
          "attributes": {
            "src": "test.v:4"
          },
          "port_directions": {
            "Y": "output",
            "A": "input"
          },
          "connections": {
            "Y": [ 4 ],
            "A": [ 5 ]
          }
        },
        "$and$test.v:4$1": {
          "hide_name": 1,
          "type": "$and",
          "parameters": {
            "Y_WIDTH": 1,
            "B_WIDTH": 1,
            "A_WIDTH": 1,
            "B_SIGNED": 0,
            "A_SIGNED": 0
          },
          "attributes": {
            "src": "test.v:4"
          },
          "port_directions": {
            "Y": "output",
            "B": "input",
            "A": "input"
          },
          "connections": {
            "Y": [ 5 ],
            "B": [ 3 ],
            "A": [ 2 ]
          }
        }
      },
      "netnames": {
        "$not$test.v:4$2_Y": {
          "hide_name": 1,
          "bits": [ 4 ],
          "attributes": {
            "src": "test.v:4"
          }
        },
        "$and$test.v:4$1_Y": {
          "hide_name": 1,
          "bits": [ 5 ],
          "attributes": {
            "src": "test.v:4"
          }
        },
        "c": {
          "hide_name": 0,
          "bits": [ 4 ],
          "attributes": {
            "src": "test.v:3"
          }
        },
        "b": {
          "hide_name": 0,
          "bits": [ 3 ],
          "attributes": {
            "src": "test.v:2"
          }
        },
        "a": {
          "hide_name": 0,
          "bits": [ 2 ],
          "attributes": {
            "src": "test.v:2"
          }
        }
      }
    }
  }
}

反正有强迫sys将该行解释为nand门并输出json的更多方式：

{
  "creator": "Yosys 0.7 (git sha1 61f6811, gcc 6.2.0-11ubuntu1 -O2 -fdebug-prefix-map=/build/yosys-OIL3SR/yosys-0.7=. -fstack-protector-strong -fPIC -Os)",
  "modules": {
    "test": {
      "attributes": {
        "src": "test.v:1"
      },
      "ports": {
        "a": {
          "direction": "input",
          "bits": [ 2 ]
        },
        "b": {
          "direction": "input",
          "bits": [ 3 ]
        },
        "c": {
          "direction": "output",
          "bits": [ 4 ]
        }
      },
      "cells": {
        "$nand$test.v:4$1": {
          "hide_name": 1,
          "type": "$nand",
          "parameters": {
            "Y_WIDTH": 1,
            "B_WIDTH": 1,
            "A_WIDTH": 1,
            "B_SIGNED": 0,
            "A_SIGNED": 0
          },
          "attributes": {
            "src": "test.v:4"
          },
          "port_directions": {
            "Y": "output",
            "B": "input",
            "A": "input"
          },
          "connections": {
            "Y": [ 4 ],
            "B": [ 3 ],
            "A": [ 2 ]
          }
        }
      },
      "netnames": {
        "$nand$test.v:4$1_Y": {
          "hide_name": 1,
          "bits": [ 5 ],
          "attributes": {
            "src": "test.v:4"
          }
        },
        "c": {
          "hide_name": 0,
          "bits": [ 4 ],
          "attributes": {
            "src": "test.v:3"
          }
        },
        "b": {
          "hide_name": 0,
          "bits": [ 3 ],
          "attributes": {
            "src": "test.v:2"
          }
        },
        "a": {
          "hide_name": 0,
          "bits": [ 2 ],
          "attributes": {
            "src": "test.v:2"
          }
        }
      }
    }
  }
}

或者这不是可以完成的事情。

Answer 1

由于您还没有进行任何形式的综合，因此设计仍采用字宽范围的RTL网表的形式。在这种情况下，“ $ and”，“ $ not”和类似的小写字母单元格是为匹配Verilog运算符而设计的多位单元格。

运行“ synth”命令会将您的设计综合到一组标准的单位门级单元。这包括一个NAND单元。请注意，这些单元将具有大写名称，例如“ $ _NAND_”，并且等效于基本逻辑门。

Yosys解释而不是将nand作为可视化门

1 个答案: