Verilog代码，用于在与同步信号沿相同的沿上进行串行数据传输

Question

我正在尝试为串行通信编写代码，其中有一个时钟，一条同步线WS和一条串行数据线。 我必须在clk的正值上在WS信号的上升沿上驱动数据。可以，请指导我吗？我一直在尝试这样做，但是要么我得到了锁定周期延迟，要么在输出线上没有切换。

Answer 1

您的解释似乎不完整，因为它本身矛盾。

如果有时钟，您可能正在寻找数据失败的机会。然后，您可以使用信号ws启用在所述时钟的下一个上升沿接收数据，并且相应的数据将在下一个周期的触发器Q处获得。

但是，如果您希望数据在该周期内运行，则完全不应该使用时钟。将操作组合在一起，当数据到达时，它将立即开始处理。