verilog中的选择性数据传输

Question

如何将特定位数据从输入传输到输出。

代码如下：

module (a ,b, ...);
 input [31:0] a;
output [15:0] b;
endmodule

我的问题是如何才能将“输入a”的前16位只传输到“输出b”？

Answer 1

使用部分选择：

assign b = a[15:0];