如何在Verilog中检测疏忽重置

Question

通常，我们可以通过以下语法来检测复位信号的摆设：

always @ (posedge clk)
begin : COUNTER // Block Name
if (reset == 1'b1) begin
result <= 4'b0000;
end

但是现在我想检测复位信号的不足，例如：

always @ (posedge clk)
begin : COUNTER // Block Name
if (negedge reset) begin
result <= 4'b0000;
end

我如何在Verilog中做到这一点？非常感谢