Question

我正在使用两个相互连接的d_flipflops（DFF）系统（第一个DFF的输出q连接到第二个触发器的输入d。我创建了DFF的子模块并将它们嵌入到顶层模块。然后我创建了一个测试平台。然而问题是模拟不会超出初始状态而不管我提供的时间延迟。它说模拟在t = 0时完成。编译中的错误，我不明白我的代码有什么问题。我也尝试提供绝对时间值作为测试平台的延迟（例如＃50ns而不是＃50）但没有用。我尝试在iverilog中模拟这个并尝试不同的编译器来自EDAplayground。如果有人可以提供我的问题的见解，那将对我有很大的帮助。谢谢！

＆＃13;

module d_ff(d, clk, reset, q, q_not);

input d, clk, reset;

output q, q_not;

reg q, q_not;



always @ (reset or posedge clk)
begin
	if (reset == 0)
	begin
		q<=d;
		
		q_not <= ~d;
	end
	else 
	begin 
		q<=1'b0;
		
		q_not <= 1'b1;	
	end

end


endmodule




module main(d, clk, reset, q2, q2_not, q1_not);

input d, clk, reset;

output q2, q2_not, q1_not;


wire d2;

d_ff dup(.d(d), .clk(clk), .reset(reset), .q(d2), .q_not(q1_not));
d_ff dup2(.d(d2), .clk(clk), .reset(reset), .q(q2), .q_not(q2_not));



initial
begin
$display("end of main module");
$finish;
end

endmodule

＆＃13;

这是测试平台：

＆＃13;

// Code your testbench here
// or browse Examples
`timescale 1 ns / 100 ps /// 100ps


module main_tb;


reg d, clk, reset;

wire q2, q2_not, q1_not;


main UUT(.d(d), .clk(clk), .reset(reset), .q2(q2), .q2_not(q2_not), .q1_not(q1_not));


initial
begin

clk = 0;
d=1'b0;
reset=1'b1;
#500ns reset=1'b0;

end

always begin
#50ns clk = !clk;

end


initial
begin
  $dumpfile("dump.vcd");
$dumpvars;
end


initial
begin
$monitor("clk = %b, d=%b, reset=%b, q=%b, q_not=%b, d2_not=%b", clk,d,reset, q2,q2_not, q1_not);


#500 reset =1'b1;
#500 d=1'b1;
#500 reset =1'b0;
#500 d=1'b0;
#500 reset = 1'b0;
#500 d=1'b0;
#500 reset = 1'b0;
#500 d=1'b0;
#500 d=1'b1;
#100 reset =1'b1;
#500 d = 1'b1;
 
#50000ns $finish;
end

endmodule

＆＃13;

Answer 1

此：

initial
begin
   $display("end of main module");
   $finish;
end

因为所有初始语句都以并行运行，所以会终止您的模拟。将其删除并在主要首字母结尾处加上$ finish或$ stop 最好将所有clk赋值移动到clk块中，与reset和b相同：

initial
begin
   clk = 1'b0;
   forever 
      #50ns clk = !clk;
end


initial
begin
   $monitor("clk = %b, d=%b, reset=%b, q=%b, q_not=%b, d2_not=%b", clk,d,reset, q2,q2_not, q1_not);
   d=1'b0;
   reset=1'b1;
   #500ns reset=1'b0;
   #500 reset =1'b1;
   #500 d=1'b1;
   #500 reset =1'b0;
   #500 d=1'b0;
   ...
   $finish; // $stop;
end

信号在Verilog测试台上没有从最初的状态向前发展

1 个答案: