Question

问题：我正在合成我的代码，它读取1200个16位二进制向量，分析它们并根据4个if语句的行为设置一个名为classe的2位寄存器。问题似乎是classe卡在最后一个if语句上 - 其中classe设置为第11位或第3位。

当我使用测试平台时，我的代码运行良好。

我认为它被卡住了，因为不管怎么样，总是块一次读取所有1200个向量，如模拟中所示，而不是每个时钟边缘有一个？

我在此附加了一个模拟屏幕截图：https://imgur.com/a/No2E9cq

module final_final_code
(
output reg [ 0:1] classe

    );

reg [0:15] memory [0:1199];
reg[0:15] vect:
integer i; 

//// Internal Oscillator
defparam OSCH_inst.NOM_FREQ = "2.08";
OSCH OSCH_inst
    (
    .STDBY(1'b0),       // 0=Enabled, 1=Disabled also Disabled with Bandgap=OFF
    .OSC(osc_clk),
    .SEDSTDBY()             // this signal is not required if not using SED
    );

initial begin
$readmemb("C:/Users/KP/Desktop/data.txt", memory, 0, 1199);
i = 0;
end


  always  @(posedge osc_clk) begin
     vect = memory[i];
     if ((memory[i][3] == 1'b0)) begin
         classe = 2'b10;
     end

     if ((memory[i][11] == 1'b0)) begin
          classe = 2'b01;
    end

    if ((memory[i][8] == 1'b1 &&  memory[i][4] + memory[i][5] + memory[i][6] + memory[i][7] >= 4'b0100)) begin
        classe = 2'b00;
    end

    if ((memory[i][0] + memory[i][1] + memory[i][2] + memory[i][3] + memory[i][4] + memory[i][5] + memory[i][6] + memory[i][7] + memory[i][8] + memory[i][9] + memory[i][10] + memory[i][11] + memory[i][12] + memory[i][13] + memory[i][14] + memory[i][15] <= 1'b1)) begin
        classe = 2'b11;
end
     i = i + 1'd1;
     if (i == 4'd1199) begin
         i = 0;
    end
end





endmodule

Answer 1

除了john_log所说的：

您的最后一个if语句始终为TRUE。您正在添加1位操作数并与1位结果进行比较，因此结果为1＆lt; b1或1＆＃39; b0始终＆lt; = 1＆＃39; b1。

您应该检查您的FPGA工具是否支持：

initial begin
$readmemb("C:/Users/KP/Desktop/data.txt", memory, 0, 1199);
i = 0;
end

特别是合成工具从文件加载内存。我最后一次使用FPGA是不可能的。

verilog输出卡在最后的if语句

1 个答案: