Question

作为一项任务，首先在ALtera Quartus中使用常规，单击和拖动门等制作一个4位ALU。现在，我们正在使用Verilog实现它。

我有这个4x1 MUX：

module MUX_4x1(I0, I1, I2, I3, S1, S0, H);
    input I0, I1, I2, I3, S1, S0;
    output H;
    wire mux1, mux2;
    MUX_2x1 mux_1(I0, I1, S1, mux1);
    MUX_2x1 mux_2(I2, I3, S1, mux2);
    MUX_2x1 mux_3(mux1, mux2, S0, H);
endmodule

此全加器：

module Full_Adder(A, B, Cin, S, Cout);
    input A, B, Cin;
    output S, Cout;
    assign S = (A ^ B) ^ Cin;
    assign Cout = ((A ^ B) & Cin) | (A & B);
endmodule

最后，ALU的算术单元：

module AU(A3, A2, A1, A0, B3, B2, B1, B0, S1, S0, G3, G2, G1, G0, Carry, N, V);
  input A3, A2, A1, A0, B3, B2, B1, B0, S1, S0;
  output G3, G2, G1, G0, Carry, N, V;
  wire mux1W, mux2W, mux3W, mux4W, Cin, C0_out, C1_out, C2_out, C3_out;
  MUX_4x1 mux1(B0, !B0, 1'b1, 1'b1, S1, S0, mux1W);
  MUX_4x1 mux2(B1, !B1, 1'b0, 1'b1, S1, S0, mux2W);
  MUX_4x1 mux3(B2, !B2, 1'b0, 1'b1, S1, S0, mux3W);
  MUX_4x1 mux4(B3, !B3, 1'b0, 1'b1, S1, S0, mux4W);
  assign Cin = (!S1 & S0);
  Full_Adder fAdder1(A0, mux1w, Cin, G0, C0_out);
  Full_Adder fAdder2(A1, mux2w, C0_out, G1, C1_out);
  Full_Adder fAdder3(A2, mux3w, C1_out, G2, C2_out);
  Full_Adder fAdder4(A3, mux4w, C2_out, G3, C3_out);
  assign Carry = C3_out;
  assign N = G3;
  assign V = 1'b0;
endmodule

我将V（溢出）设置为0只是因为它取决于进位和进位现在被打破。我做了一个功能模拟，并将它与之前的算术单元进行了比较，并且Carry离开了：

我无法弄清楚我的代码有什么问题？我想也许我需要用电线做一些事情，但是无法弄明白。

Answer 1

假设MUX_2x1的代码是正确的，我会注意到有关您的代码的两件事可能是您的错误的来源：

在AU模块中，您已将mux输出声明为muxNW（如mux1W），但您可以将它们用作{{1}的输入作为Full_Adder（muxNw）的小写＆＃39; w＆＃39;而不是大写＆＃39; W＆＃39;因此，网络没有正确连接，因为如果未明确声明变量，大多数工具都会推断出mux1w。将wire添加到所有文件的顶部以避免此行为。
虽然没有更多信息，但我无法确定，我认为您的`default_nettype none和S1行混淆了S0。通常，MUX_4x1将选择LSb并S0 MSb，因此S1等于输入数字。例如，{S1, S0}和S1 = 1'b1会选择S0 = 1'b0，而在您当前的设计中，它会选择I2。

另一个建议是使用显式端口分配。虽然你没有犯任何错误，我可以在你提供的代码中看到，使用隐式连接很容易出错。使用显式连接的示例：

I1

ALU（Verilog）中携带问题

1 个答案: