用于测试流水线模块的测试平台示例

时间:2018-02-21 22:48:48

标签: module pipeline system-verilog verification test-bench

我正在编写测试台代码,但我正在测试流水线模块,为流水线模块编写测试台和为普通模块编写测试台之间有区别吗?因为我写了一个测试工作台,并没有考虑我正在测试的模块是流水线的,并且被拒绝说我必须考虑到我正在测试流水线模块。

通过测试管道运行良好等,我搜索但不明白,我只需要一个简单的基本示例,澄清测试流水线模块和非流水线模块的测试台代码的预期差异。请注意,我正在测试的模块是流水线而不是测试平台。

1 个答案:

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如果您只想验证流水线模块的整体行为,您可以构建一个简单的基于UVM的测试平台架构,如链接中的示例:Simple UVM Testbench Example

如果要验证管道结构的内部组件之间的连接,可以为每个管道阶段和包含所有UVC的UVM验证环境构建通用验证组件(UVC)。

无论如何,如果要将流水线模块验证为黑盒子,只知道所需输入的预期响应,则与将其验证为非流水线模块大致相同。