Question

我有一个包含1200行的文件data.txt，每行代表一个16位二进制字符串，如下所示。

＆＃34; 00011111.11亿＆＃34;

我尝试使用Icarus Verilog编写测试平台，读取文件的每一行并将每行发送到.v文件，该文件将在文件的每一行上运行一些简单的if语句（简单分类）算法）。

我的代码如下。

// Verilog test bench for generate.v
`timescale 1ns/100ps
`include "generate.v"

module generate_tb;

$display('running test bench')

   integer               data_file    ; // file handler
   integer               scan_file    ; // file handler
   logic   signed [21:0] captured_data;
   `define NULL 0    

   initial begin
      $dumpfile("generate.vcd");
      $dumpvars(0, generate_tb);

      data_file = $fopen("./data.txt", "r");
      if (data_file == `NULL) begin
         $display("data_file handle was NULL");
         $finish;
      end
   end

   always @(posedge clk) begin
      scan_file = $fscanf(data_file, "%b\n", captured_data); 
      if (!$feof(data_file)) begin
         generate the_circuit(output, captured_data); // HERE
      end
   end

   $finish;
   endmodule

和我的generate.v文件：

module generate(actual_class, data_row);

   output actual_class;
   input  data_row;

   wire stby_flag ;
   wire       [0:15] vect;

   reg [0:1] classe;

   assign vect = data_row;

   always  @(posedge clk) begin
        if (vect[3] == 0) begin
            classe = 2'b10;
        end

        if (vect[11] == 0) begin
            classe = 2'b01;
        end

        if (vect[8] == 1 &&  vect[4] + vect[5] + vect[6] + vect[7] >= 3) begin
            classe = 2'b00;
        end

        if (vect[0] + vect[1] + vect[2] + vect[3] + vect[4] + vect[5] + vect[6] + vect[7] + vect[8] + vect[9] + vect[10] + vect[11] + vect[12] + vect[13] + vect[14] + vect[15] <= 1) begin
        classe = 2'b11;
    end

end

assign actual_class = classe;

endmodule

我被困在代码的这一部分上。我不确定如何为文件的每一行调用generate.v文件。

if (!$feof(data_file)) begin
             generate the_circuit(output, captured_data); // HERE
end

更好的方法是将我的数据保存到并使用$ readmemb，但我希望这样做。

非常感谢任何建议。

Answer 1

首先：在保留字“生成”之后命名模块是一个非常糟糕的主意。

我不确定如何调用generate.v

这是一个模块，而不是一个功能。你不能打电话给＆＃39;一个模块。

您从文件中读取每一行并将其分配给模块的输入变量。确保在读取模块的下一行（以及所有后续触发的模块）之前等待足够长的时间以完成输入的处理。您可以等待多个时钟周期或使用“准备好”的时间。信号。

更好的方法是......

也许。如果你的模式变得非常大，你需要一个大记忆。

在Icarus Verilog中读取文件

1 个答案: