如果使用“for”结构，vvp将不会遍历程序

Question

我正试图用Icarus和vvp在Verilog代码中编写代码。 当我尝试使用vvp运行我的应用程序并且它包含“for”结构时，它就会挂起。 我试过不使用“for”指令，它完美无缺。 这有效：

module proc
    initial begin
        $display("hello");
    end
endmodule

这不会起作用：

module proc
    reg [1:0]i;
    initial begin
        for (i = 0; i < 4; i = i + 1)
            $display("hello");
    end
endmodule

当我有“for”构造时，有没有办法说服vvp迭代我的程序？