简单组合电路中的最大路径延迟

Question

我想计算Xilinx ISE中组合电路的最大路径延迟。我熟悉时序电路，我知道如何处理时序约束和P＆amp; R之后产生的时序报告。但由于设计中没有时钟，我不知道该怎么办？ 是否有必要在每个组合设计中添加时钟，以便可以计算出最大路径延迟是多少？ 例如，对于全加器的以下VHDL代码，如何测量最大路径延迟？

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity full_adder_vhdl_code is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
Cin : in STD_LOGIC;
S : out STD_LOGIC;
Cout : out STD_LOGIC);
end full_adder_vhdl_code;

architecture gate_level of full_adder_vhdl_code is

begin

S <= A XOR B XOR Cin ;
Cout <= (A AND B) OR (Cin AND A) OR (Cin AND B) ;

end gate_level;

Answer 1

这可以在Xilinx ISE中轻松完成。您不必添加任何时钟。

只需按原样合成代码。然后观看控制台选项卡。合成状态将显示在那里。您需要的延迟显示在本报告的末尾。

当我在ISE 14.6中合成代码时，我得到了这个：

  

最短期限：未找到路径
  最小输入到达时间之前   时钟：找不到路径
  时钟后最大输出所需时间：否   发现路径
  最大组合路径延迟：0.776ns

     

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处理“Synthesize - XST”已成功完成