使用寄存器的verilog if语句

Question

以下IF语句之间是否存在差异？

reg SRR_read;

1：

if (SRR_read == 1'b1) begin
....
end

2：

if (SRR_read) begin
....
end

Answer 1

不，两种结构都是等价的。

以同样的方式：

if (!inword)
  ...

相当于：

if (inword == 0)
  ...

在某些情况下，第一个结构对于阅读代码的人比第二个结构更有意义。 （1800-2012 - IEEE Standard for SystemVerilog，ch.11.4.7）