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我有一个4位的寄存器。
reg[3:0] a;
我想像
a <= '1;
显然它与1＆＃39; b1和1不一样。 我是verilog的新手，不确定它的语法。 请有人赐教。
答案 0 :(得分：3)
我将所有位设置为1，我相信。