System（1）在SystemVerilog中的含义是什么？

Question

我还在开始使用SystemVerilog但是我遇到了一些奇怪的代码。我有一些以前写的文件，我看，编译和模拟，等等。其中一个文件总是给我一个错误，它有一个代码看起来像这样：

assign next_empty_oh = empty_entries & ~(empty_entries - QUEUE_SIZE'(1));

其中QUEUE_SIZE是预定义参数。它给出的错误是：

** Error: near "'": syntax error, unexpected '\'', expecting ';'

这是我第一次看到像'(1)这样的东西，我不知道它意味着什么，我不知道如何解决它。我正在使用Questa进行模拟。

同样关于always_comb，它为我内部的无效分配提供了错误。变量定义为output，是否需要reg或logic或always_comb块内的某些内容才能成功分配？

感谢。

Answer 1

确定。事实证明，Questa 10.2c并不支持它。我刚刚在ModelSim 10.4上尝试过它，它的工作和编译没有错误。感谢。