“Verilog Synthesis”一词是什么意思？

Question

当有人问你是否曾经做过任何verilog综合时，这究竟意味着什么？这是否意味着写出代码，模拟，将代码下载到实际的硬件，或者什么？我在网上看了它，但他们只是说这是将高级别转换为门级的过程，这并没有真正告诉我什么。

Answer 1

维基百科在其条目"Logic synthesis"中很好地回答了这个问题。

概要是合成将高级verilog / vhdl构造转换为低层逻辑构造，这些构造没有可以连接到逻辑的真实物理硬件，可以字面意思以晶体管逻辑或look-up tables或其他FPGA或ASIC硬件组件的形式建模。

Answer 2

Verilog既是脚本语言又是HDL（硬件描述语言）。脚本组件通常用于编写测试平台以验证HDL或（在有限情况下）作为元编程语言从输入参数生成HDL。让新手感到困惑的一件事是，几乎每一篇Verilog教程都会开始教你如何使用该语言的脚本部分。它可以像一个简单的，命令式的顺序编程语言。你可以做循环和打印结果。当您被限制为可用作HDL的Verilog的可合成子集时，几乎所有这些都无关紧要。如果有人问你是否已完成Verilog综合，他们可能会试图区分你是否已经将Verilog设计一直用于实际硬件。这样做将证明您了解如何将Verilog用作HDL。如果您只进行了模拟，则可能依赖于无法合成的语言功能，因此无法在实际硬件中使用。