Verilog门定义的区别

Question

这是Verilog上的两种半加器定义。

它们之间有区别吗？我该选哪个？为什么呢？

halfAdder1

xor(s,x1,x2);
and(c,x1,x2);

halfAdder2

assign s=x1^x2;
assign c=x1&x2;

Answer 1

第一个被称为结构模型，使用门级原语。 第二个被称为 RTL 模型（寄存器传输级别）。两种型号都是完全可综合的，可能会产生完全相同的硬件。

说，RTL建模更接近高级编程语言，因此对人类更具可读性。此外，它还抽象了算术/逻辑运算符的门，使综合工具更灵活地选择合适的门。

另一方面，如果您有电路原理图并希望直接将其转换为HDL，则门电平更合适。