将较慢的时钟模块与更快的双端口Block RAM连接起来？

Question

我正在尝试将模块（让它称之为main_module）与双端口Block RAM（通过Xilinx-ISE中提供的逻辑内核实现）连接。这两个模块以不同的时钟运行（main_module的clockA比clockB的RAM慢得多）。在我的设计中，我有两个案例：

1. 首先在clockA填充一个字节大小的数组，当它被填充时，以clockB频率将其写入BRAM，而一组新的值从clockA的下一个周期开始填充数组（意味着数组填充继续不受干扰，而正在写入内存！）或
2. 以clockB频率从BRAM读取一个字节，然后将其写入clockA的main_module中的字节大小的数组。

这无可否认需要两个模块之间的同步。我试图实现一个＆＃34;请求 - 确认握手＆＃34;同步方法。它对案例2完全正常，但在案例1中给出了错误的结果。感谢任何帮助。