Question

我可以在 xilinx原理图中使用这些默认模块，例如 M2_1 MUX，FD flipflop 等。

在 verilo g中，我只能使用基本门，例如和，或者不是，xor 等。

但是我可以在verilog中使用这些内置多路复用器（M2_1）或触发器（FD）吗？，因为如果我使用行为代码，在某些情况下，在概要或xilinx中可能会有很差的合成。我也想使用系统级设计。

请帮我解决这个问题。 我是否需要包含任何库来访问它（内置门）？

请提供示例代码。我希望 中的 直接实例化 （Mux和Flipflop），或者 < / strong>等

Answer 1

是的，你可以在verilog中使用它们。 Xilinx提供了有关如何操作的用户指南(example for 7 series here)

我给出链接的用户指南提供了FDCE触发器的示例，例如（第131页）：

// FDCE:Single Data Rate D Flip-Flop with Asynchronous Clear and
// Clock Enable (posedge clk).
// 7 Series
// Xilinx HDL Libraries Guide, version 2012.2 
FDCE #(
    .INIT(1'b0)
    // Initial value of register (1'b0 or 1'b1)
)
FDCE_inst
(
    .Q(Q),
    // 1-bit Data output
    .C(C),
    // 1-bit Clock input
    .CE(CE),
    // 1-bit Clock enable input
    .CLR(CLR),
    // 1-bit Asynchronous clear input
    .D(D)
    // 1-bit Data input 
);
// End of FDCE_inst instantiation

如何在xilinx verilog中使用M2_1 MUX或FD触发器等默认模块？

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