使用结构的verilog中的JK触发器代码

Question

我正在为结构层面的jk flipflop编写一个verilog程序 我的计划如下：

module jkstruct(j,k,clk,q,qbar);

input j,k,clk;

output reg q,qbar;

initial begin q=1'b1;qbar=1'b0; end

wire x,y,w,z;

assign w=q;

assign z=qbar;

nand n1(x,z,j,clk);

nand n2(y,k,w,clk);

nand n3(q,x,z);

nand n4(qbar,y,w);

endmodule

  

ERROOR：模拟器：754 - 信号EXCEPTION_ACCESS_VIOLATION   receivedPrinting stacktrace ...

出现在模拟器错误面板上。 我使用的是xilinx 13.4许可版本。

Answer 1

您正在使用

初始化输出

initial begin q=1'b1;qbar=1'b0; end

当它们组合驱动时：

nand n3(q,x,z);
nand n4(qbar,y,w);

以上要求输出通过导线而不是reg。

连接

删除初始和注册声明（将更改应用于下方），并在问题仍然存在的情况下报告。

output q,qbar; // was output reg q,qbar;