Question

我试图实例化abc_d模块，并且我不希望所有端口都被声明为abc顶层模块中的I / O端口。我想将ex_out_port排除在声明为output端口之外。

module abc(/*AUTOARG*/);
/*AUTOINPUT*/
/*AUTOOUTPUT*/
/*AUTOWIRE*/
abc_d u_abc_d(/*AUTOINST*/);
endmodule
//Localvariables:
//verilog-auto-output-ignore-regexp:("ex_out_port")
//END:

预期代码：

 module abc (/*AUTOARG*/
 /Inputs
 input port1;
 input port2;
 /Outputs
 output port3;
 output port4;
 /*AUTOWIRE*/
 wire ex_out_port;

 //Instance
 abc_d u_abc_d(/*AUTOINST*/
 .port1 (port1),
 .port2 (port2),
 .port3 (port3),
 .port4 (port4),
 .ex_out_port (ex_out_port)):
endmodule

相关的已回答问题：

Answer 1

您的verilog-auto-output-ignore-regexp略有偏离。删除＆＃34; ex_out_port＆＃34;

周围的括号后，它可以正常工作

//verilog-auto-output-ignore-regexp: "ex_out_port"

我无法在文档或常见问题解答中找到任何代码示例gnore-regexp。我确实在veriloop网站（verilog-mode的所有者）的论坛中找到了一个例子： https://www.veripool.org/boards/15/topics/1635-Verilog-mode-Scope-for-AUTO_LISP-

仅供参考：除非您严格遵循Verilog-1995语法或运行过时版本的verilog-mode，否则您可以考虑更改：

module abc(/*AUTOARG*/);
/*AUTOINPUT*/
/*AUTOOUTPUT*/
/*AUTOWIRE*/

自Verilog-2001以来支持的ANSI样式标题：

module abc(
/*AUTOINPUT*/
/*AUTOOUTPUT*/
);
/*AUTOWIRE*/

在生成代码的行数较少的情况下，功能和行为相同。

如何在verilog模式下使用regexp删除I / O端口声明

1 个答案: