如何重写Verilog代码以删除额外的reg？

Question

如何重写下面的代码，以便我不需要额外的注册。我只是想得到32位32 * 32位乘法并将其放入Result

input signed[31:0] Reg1; 
input signed[31:0] Reg2; 
output[31:0] Result; 
reg signed[31:0] Result; 
reg[63:0] mul; 
mul = Reg1 * Reg2; 
Result = mul[31:0];

Answer 1

怎么样：

Result = (Reg1 * Reg2)[31:0];