Verilog：如何根据genvar i在generate语句中声明许多reg

Question

我想根据genvar i在generate语句中声明许多reg。例如，如果genvar i = 10 i，我想声明reg_0，reg_1，reg_2 ... reg_9。

我该怎么做？

Answer 1

我认为你必须将它们声明为数组。我的Verilog有点生疏，但我认为这样的事情应该有效：

reg [width-1:0] foo [0:i - 1];