Question

在Verilog中编写测试平台时，在＆＃34;任务＆＃34;我需要等待这样的事件发生，即：当 signal_a 是 1＆＃39; b1 时， signal_b 正在拥有 posedge 。然而，不幸的是我试过但没有得到很好的解决方案：

success

（1）是语法错误;

（2）语法是好的，但它会先等待 tb_hready 变高，然后即使 tb_hready 再次低，也要等待该结果; - 这不是我想要的。

（3）是语法错误;

（4）语法很好，但没有实现我想要的东西，似乎在这样的表达中它不会等待＆＃34; tb_hready 会变得很高。

我认为这应该是相当简单的事情，但我无法得到我想要的东西，谷歌也没有多大帮助。有人有什么建议吗？ THX ~~

Answer 1

@(posedge tb_hclk iff tb_hready)