标签: verilog
我有一个数据源信号,当它准备好写入数据时,它会在其时钟的上升沿转换为高电平。
我也有ram内存(从同一个时钟运行)但是期望它的写请求信号在时钟的下降沿转换(并保持高电平直到时钟的下一个下降沿)。
如果我尝试直接从数据源驱动内存的wr_req,那么clock和wr_req会同时转换并且内存不会得到 数据。
如何延迟写入脉冲,使其在时钟的下一个下降沿开始变为高电平(一个周期)?
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如果我理解正确,这应该做你想要的:
reg blah; always @(negedge clk) begin blah <= !foo; end
甚至:
reg blah; always @* begin if (!clk) begin blah = !foo; end end
模拟: