Verilog算术和逻辑单元（ALU）编译错误

Question

我收到了一个编译错误：

＆＃34;错误（10663）：jdb_Blogic_v.v（7）处的Verilog HDL端口连接错误：输出或输入端口＆＃34; f＆＃34;必须连接到结构网表达式＆＃34;

我用错误评论了该行。我是Verilog的新手，这个错误阻止了我继续使用该项目。

我还包括了mux2to1功能代码。

感谢任何可以提供帮助或建议的人。

module jdb_Blogic_v (FS2_in, FS1_in, B_in, Y_out);

input FS2_in, FS1_in;
input [3:0] B_in;
output reg [3:0] Y_out;

jdb_mux2to1_v stage0 (B_in[0], FS1_in, FS2_in, Y_out[0]); //ERROR IS HERE ACCORDING TO COMPILER
jdb_mux2to1_v stage1 (B_in[1], FS1_in, FS2_in, Y_out[1]);
jdb_mux2to1_v stage2 (B_in[2], FS1_in, FS2_in, Y_out[2]);
jdb_mux2to1_v stage3 (B_in[3], FS1_in, FS2_in, Y_out[3]);

endmodule



module jdb_mux2to1_v (s, x1, x2, f);

input x1, x2, s;
output f;
wire    k, g, h;

not (k, s);
and (g, k, x1);
and (h, s, x2);
or (f, g, h);

endmodule

Answer 1

将Y_out的声明从output reg [3:0]更改为output [3:0]。这会将其从reg更改为wire。

只能在程序语句中分配reg，例如always block。