Question

我需要在VHDL中为pic16f684创建一个算术逻辑单元。因此，ALU的说明可以在pic16f684的数据表中找到。

我需要做的说明如下：

到目前为止，这是我的代码，但是我得到了一个非常逻辑的错误，即std_logic_vector在向量中没有字符，但我不知道怎么做其他方式..

LIBRARY IEEE;
USE  IEEE.STD_LOGIC_1164.all;
USE  IEEE.STD_LOGIC_ARITH.all;
USE  IEEE.STD_LOGIC_UNSIGNED.all;

ENTITY AluPIC IS

   PORT(    -- Input Signals    
        Op_code     : in std_logic_vector(6 DOWNTO 0);
        win, fin        : in std_logic_vector(7 DOWNTO 0);
         -- Output Signals
        d,z : out std_logic;
        ALU_output  : out std_logic_vector(7 DOWNTO 0));


END AluPIC;

ARCHITECTURE behavior OF AluPIC IS
        -- declare signal(s) internal to module here
SIGNAL temp_output,wout,fout: std_logic_vector(7 DOWNTO 0);

BEGIN
  PROCESS (Op_code, win, fin)
    BEGIN
        -- Select Arithmetic/Logical Operation
    CASE Op_Code (6 DOWNTO 0) IS
        WHEN "000111d" =>
            if d ='0' then
                wout <= win + fin;
                temp_output <=wout;
            else
                fout <= win + fin;
                temp_output <= fout;
            end if;

        WHEN "000101d" =>
            if d ='0' then
                wout <= win and fin;
                temp_output <= wout;
            else
                fout <= win and fin;
                temp_output <= fout;
            end if;

        WHEN "000001l" =>
             fout <= fin;
             fout <= "00000000";
             z <= '1';
             temp_output <= fout;

        WHEN "001010d" =>
            fout <= fin+1;
             if d = '0' then
                wout <= fout;
                temp_output <=wout;
             else
                fout <= fout;
                temp_output <=fout;
            end if;

        WHEN "001000d" =>
        if d = '0' then
            wout  <= fin;
            temp_output <= wout;
            z <= '1';
        else
            fout <= fin;
            temp_output <= fout;
            z <= '1';
        end if;

        WHEN "0101bbb" =>
            fout <= fin;
             temp_output <= fout;
        WHEN OTHERS =>
            temp_output <= "00000000";
    END CASE;
            -- Select Shift Operation
    IF Op_Code(0) = '1' THEN
            -- Shift bits left with zero fill using concatination operator
            -- can also use VHDL 1076-1993 shift operator such as SLL 
        Alu_output <= temp_output(6 DOWNTO 0) & '0';
    ELSE 
        Alu_output <= temp_output;
    END IF;
  END PROCESS;
END behavior;

感谢您的时间！

Answer 1

WHEN "000111d" =>或WHEN "0101bbb" =>之类的行无效，因为case语句使用的是std_logic_vector，但"000111d"是一个字符串。

您要使用d和b字符尝试实现的目标尚不清楚，但您的各种when行应与有效的std_logic_vector字符进行比较长度，例如WHEN "0000111" =>。

查看您的操作代码图片，它会显示一个包含操作的行的表格，例如＆＃39; ADDWF＆＃39;。在这些操作中，只有最重要的6位似乎选择操作，最低有效位标记为b或d。该最低有效位实际上是操作的参数，而不是操作码的一部分。该表没有显示d对操作的影响，但您似乎已经解决了这个问题。以ADDWF为例，我会改变你的代码：

CASE Op_Code (6 DOWNTO 1) IS
  WHEN "000111" =>
    if Op_Code(0) ='0' then
      wout <= win + fin;
      temp_output <=wout;
    else
      fout <= win + fin;
      temp_output <= fout;
    end if;
  -- ...
end case;

＆＃39; BSF＆＃39;操作是例外，因为它使用最低有效3位作为参数。您可以使用匹配的case语句或在一种情况下列出所有可能性来编写它：

匹配案例，需要VHDL2008：

CASE? Op_Code (6 DOWNTO 1) IS
  WHEN "0101--" =>
    -- Set a bit based on `op_code (2 downto 0)`
end case?;

列出所有可能性：

CASE Op_Code (6 DOWNTO 1) IS
  WHEN "010100" | "010101" | "010110" | "010111" =>
    -- Set a bit based on `op_code (2 downto 0)`
end case;

在vhdl中创建一个算术逻辑单元

1 个答案: