Question

例如，以下代码是否合法（关于模块信号的映射方式），还是必须定义显式连线以连接模块？

module A(
    output logic x;
);
module B(
    input logic y;
);

A instanceOfA();
B(
    .y(instanceOfA.x)
);

Answer 1

您可以进行模拟，但大多数综合工具不接受分层参考。

Answer 2

是的，你可以这样做。但最好采用一个由多个模块驱动的公共网络。

solution:{
   "name":"solution name",
   "desc":"description",
   "case":[
          {
          "A":13,
          "B":"aaaa"
          },
          {
          "A":14,
          "B":"aaaa"
          },
   ]
}

我可以在SystemVerilog中交叉引用命名模块实例吗？

2 个答案: