将程序连接到SystemVerilog中的模块

时间:2014-01-11 23:56:17

标签: parameters module system-verilog

我正在尝试使用接口在SystemVeilog中连接顶级模块和程序块。

我成功传递了电线,但我也不能为参数做。

如何将模块中的参数传递给程序? 有可能吗?

1 个答案:

答案 0 :(得分:2)

您将parameter传递给program的方式与将{1}传递给module的方式相同。请参阅IEEE Std 1800-2012,“24.程序”部分。例如:

module tb;
    test #(.WIDTH(8)) test ();
endmodule

program test;
    parameter WIDTH = 5;
    initial $display("WIDTH = %0d", WIDTH);
endprogram

/*

Output:

WIDTH = 8

*/