系统Verilog - 带或的情况

Question

如何用或创建案例？

类似的东西：

string str;

case (str)
   "abc" || "dfg": begin
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

Answer 1

您可以使用以下逗号创建一个带有OR的case：

string str;

case (str)
   "abc" , "dfg": begin  
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

您所做的与||略有不同。您正在提供case语句的备选列表，而不是将多个表达式ORing在一起，以便为case语句提供一种替代方法。