Question

我有一个叫做输入的电线，我想检测领先的数量我正在尝试创建一个模块，该模块使用下面的case语句根据前导零的数量更改输出数据。但是输入的大小是可参数化的。

如果X是固定值4，我只想创建一个case语句

case (input)
  4'b0001  : o_data = {i_data[0]};
  4'b001x  : o_data = {i_data[1],1'b0};
  4'b01xx  : o_data = {i_data[2],2'b0};
  4'b1xxx  : o_data = {i_data[3],3'b0};
  default  : o_data = 4'b0000;
endcase

但是对于变量X，我该如何定义所有情况？

这个问题类似于这个问题：How to define a parameterized multiplexer using SystemVerilog

Answer 1

您无法真正参数化case这样的语句，但您可以改为使用for循环：

module lead_detector #(parameter int WIDTH = 4) (
  input logic[WIDTH - 1:0] in,
  output logic[WIDTH - 1:0] out
);
  always_comb begin
    out = '0;
    for (int i = WIDTH - 1; i >= 0; i--)
      if (in[i] == 1'b1) begin
        out[i] = 1;
        break;
      end
  end
endmodule

这是我看到设计师一直编写的代码（尽管是用VHDL编写的），但它应该是可综合的。

Answer 2

OP正试图设计某种参数化的优先级编码器，如果我理解得好的话。我已经有了这个合成良好的设计

module priority_encoder #(parameter WIDTH=4) (
    input wire [WIDTH-1:0] i,  // input data
    input wire [WIDTH-1:0] c,  // input control
    output reg [WIDTH-1:0] o   // output data
    );

    // Deal with the most significant bit case apart
    always @* begin
        if (c[WIDTH-1]==1'b1)
            o[WIDTH-1] = i[WIDTH-1];
        else
            o[WIDTH-1] = 1'b0;
    end

    // Deal with the rest of bits
    genvar idx;
    generate
    for (idx = WIDTH-2; idx >=0; idx = idx-1) begin :gen_cases
        always @* begin
            if (c[idx]==1'b1 && c[WIDTH-1:idx+1]=='b0)
                o[idx] = i[idx];
            else
                o[idx] = 1'b0;
        end
     end
     endgenerate
endmodule

我为此设计创建的testbench模块如下：

module tb_prioencoder;
    parameter WIDTH=3;
    // Inputs
    reg [WIDTH-1:0] i;
    reg [WIDTH-1:0] c;

    // Outputs
    wire [WIDTH-1:0] o;

    // Instantiate the Unit Under Test (UUT)
    priority_encoder #(WIDTH) uut (
        .i(i), 
        .c(c[WIDTH-1:0]), 
        .o(o)
    );

    initial begin
        i = {WIDTH{1'b1}};
        c = {WIDTH{1'b0}};
        repeat (2**WIDTH) begin
            #10;
            c = c + 1;
        end
    end      
endmodule

这引出了我的这个计时码表（WIDTH = 3）： Chronogram for above testbench

Answer 3

case语句不能像这样参数化。正如其他人提到的for循环是一个很好的解决方案。

这是一个不同的解决方案：如果你想解决相反的问题，即从右侧找到前导1，你可以按位和in使用它的两个补码。因此，为了从左边找到前导1，你可以先按位反转in，然后用它的二进制补码，然后按位反转结果：

logic [X - 1:0] reverse_in, reverse_out;
always_comb 
begin 
  reverse_in = { << {in} }; //Bit-reverse of input (using stream operator)
  reverse_out = (~(reverse_in) + 1) & reverse_in; //And with two's complement
  out = { << {reverse_out} };  //Bit-reverse of output
end

在综合中，位反转没有任何成本，因为它只是重新布线。

如何通过不关心来参数化案例陈述？

3 个答案: