我在这样的verilog中写了一个简单的ALU:
input [15:0] in;
output reg [15:0] out;
reg [15:0] r [0:7];
reg [3:0] opcode;
reg [3:0] outreg;
reg [3:0] var1, var2;
reg [15:0] a1, a2;
parameter STO = 4'b0000;
parameter ADD = 4'b0001;
parameter MUL = 4'b0010;
always @ (in)
begin
opcode = in [15:12];
outreg = in [11:8];
var1 = in [7:4];
var2 = in [3:0];
a1 = (var1[3]) ? var1[2:0] : r[var1];
a2 = (var2[3]) ? var2[2:0] : r[var2];
case (opcode)
STO: begin r[outreg] = a1; end
ADD: begin r[outreg] = a1 + a2; end
MUL: begin r[outreg] = a1 * a2; end
SUB: begin r[outreg] = a1 - a2; end
DIV: begin r[outreg] = a1 / a2; end
default: begin $display("error input"); end
endcase
out = r[outreg];
end
在测试台上,我给出了这样的意见:
initial begin
$monitor("%d", out);
in = 16'h0280; #10; // STO r2, #0
in = 16'h00d0; #10; // STO r0, #5
in = 16'h01c0; #10; // STO r1, #4
in = 16'h2110; #10; // MUL r1, r1, r0
in = 16'h1221; #10; // ADD r2, r2, r1
end
结果应该是(正如我预测的那样)
0
5
4
20
20
是吗?
但modelsim的答案如下:
0
5
4
20
没有输出
ADD r2, r2, r0
我对答案的预测是对的吗?或者这个问题会发生什么?
答案 0 :(得分:0)
$monitor
显示其参数的值,每当其参数的任何值更改值时。你怎么能期望两行20
?
答案 1 :(得分:0)
$monitor("%d", out);
相当于将此作为单独的过程编写。
always @(out)
$strobe("%d", out); // like $display except prints only once at the end of the time slot
和
$monitor("%h %d", in,out);
相当于将此作为单独的过程编写。
always @(in or out)
$strobe("%h %d", in,out); // like $display except prints only once at the end of the time slot
作为一般规则,$ monitor仅适用于非常简单的情况,应使用$ display或$ strobe。