如何在System verilog断言中编写属性?

时间:2016-05-06 16:28:33

标签: system-verilog verification formal-verification system-verilog-assertions

我想在SVA中编写一个属性来正式验证行为。

这是我想要的:

wchar_t className[] = L"Winnie";

如何重写上述属性,以便在sig1下降后,在剩余的评估周期内保持低电平?

注意:我不想将sig1作为禁用iff(sig1)

1 个答案:

答案 0 :(得分:3)

property prop1(sig1,sig2,sig3,sig4);
    @(posedge clk)
    (!sig1) throughout (##[1:$] first_match($fell(sig2)) ##0 sig3) 
          |-> sig4 == sig3;
endproperty

参见1800-2012 LRM中 16.9.9序列条件

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