系统verilog中for循环内的并发断言

Question

SystemVerilog中的循环语句中是否允许并发asserions？

    module cover12(input clk, in1,in2, in3);
    bit mybit;
    property prop;
    @(posedge clk) in1 ##1 in2 ##1 in3;
    endproperty

    always @(posedge clk)
    begin
     for(reg i =0;i<1;i=i+1)
      if(mybit)
       begin
        assert1: assume property(prop);
       end
    end

    endmodule

Answer 1

查看第429页的SV 2012标准，似乎允许这样做。我用我的模拟器编译了你的代码并且它有效。

Answer 2

是的，这是允许的。请注意，执行是非阻塞的。