如何在系统verilog中嵌套来自嵌套接口的信号？

Question

我有一个嵌套的界面，类似于伪示例

interface a();
 logic a;
endinterface: a

interface B();
  logic b;
  a A();
  alias b = A.a; // THIS throws an error
endinterface: b

我想在interface a

的interface B上撰写断言

但它不允许我alias信号。还有什么其他选择？

有什么建议吗？

Answer 1

变量和分层引用不能用于alias语句。

您的替代方案是：

• 使用assign b = A.a;代替alias
• 在断言中使用A.a
• 使用b构建let
声明let b = A.a;

我建议使用let声明。