Question

我为VHDL NPN开关编写了以下代码，但由于某种原因虽然语法正确并且编译良好，但输出对模拟无效。

LIBRARY ieee;
LIBRARY work;
USE ieee.std_logic_1164.all; 

entity npn is port (
    p_In : in std_logic;
    p_Gate: in std_logic;
    p_Out : out std_logic     
);
end; 

architecture Simple of npn is 
begin
    process(p_In, p_Gate)
        variable control: std_Logic;
    begin
        case p_Gate is
            when '0' | 'L' =>
                p_Out <= '0';
            when '1' | 'H' =>
                p_Out <= p_In;
            when others =>
                p_Out <= '0';
        end case;
    end process;
end;

好的，问题是仿真显示0转换，无论我在p_In和p_Gate中使用什么输入。可能是什么问题呢？这是一个简单的代码，任何帮助将不胜感激。感谢。

Answer 1

您应该使用awk -F',' "NR==6 { print \$$counter; exit }" "$filename"代替or

NPN不用VHDL模拟

1 个答案: