Question

这是触发器的简单VHDL设计。请告诉我如何将vhdl文件导入systemverilog，以便我可以使用UVM进行验证。如果有更好的方式然后包装请告诉我。我使用的是Questa 10.4d。

library ieee;
use ieee. std_logic_1164.all;
use ieee. std_logic_arith.all;
use ieee. std_logic_unsigned.all;

entity flipflop is
    port(D, Clock : in  std_logic;
         Q : out  std_logic);
end flipflop;

architecture behavioral of flipflop is
begin
  process(CLOCK)
  begin
    if(CLOCK='1' and CLOCK'EVENT) then
      Q<=D;
    end if;
  end process;
end behavioral;

Answer 1

Questa允许您导入VHDL实体而无需创建包装器。查看混合语言模拟的用户手册，查看 questadir / examples / mixedlang / sv_vhdl_param

中的示例

如何为vhdl DUT创建systemVerilog包装器？

1 个答案: