Xilinx Max实例的频率

Question

我有VHDL设计，我的top文件有两个实例（即Master和Slave），它们使用DCM实例的两个输出（即分别为clk_0和clk_2x）进行计时。我感兴趣的一件事是检查名为Slave的实例可实现的最大时钟频率。所以，在PAR之后我打开了Xilinx ISE生成的静态时序报告，但我不知道如何找到这些信息。事实上，我有Max的感觉。针对clk_2x报告的频率独立于最终目的地（例如，在该示例中为Slave的LUT深度）。任何人都可以帮我解决这个问题吗？

提前致谢！