VHDL：为什么输入，输出之间的时间差是1.5个时钟周期而不是1？

Question

rails server

上面的代码是缓冲区的简单代码。 ＆＃39; CLR＆＃39;是一个明确的信号，＆＃39; clk＆＃39;是一个时钟。我的困惑是simulation result of this buffer显示输入和输出时间间隔是1.5个时钟周期而不是1个时钟周期。（s_addr1_same和s_rse分别是缓冲区的输入和输出）但是它为什么会发生以及如何解决这个问题？提前谢谢。